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Codierungstheorie (Vorlesung) Fehlertolerantes Rechnen (OS)

Unser Know-how...

On-line Fehlererkennung    Test und Diagnose großer VLSI-Schaltungen   Codes zur Fehlererkennung & Fehlerkorrektur   Selbstprüfende Schaltungen   X-tolerante Datenkompaktierung für den Hochvolumen-Test   Erkennung & Korrektur von Soft Errors

Patente

Die folgenden in der Arbeitsgruppe Fehlertolerantes Rechnen entwickelten Patente sind für eine wirtschaftliche Nutzung verfügbar:

• "High Performance Compaction for Test Responses with Many Unknowns",
  US-Patentanmeldung US 61/346,169, (Kurzbeschreibung)
  
  
• "TMR-Protection with Reduced Area Overhead",
  Deutsche Patentanmeldung DE 10 2010 006 383.5, verkauft, (Kurzbeschreibung)
  
  
• "Error Detection with Soft Error Correction",
  Deutsches Patent DE 102006 027 448, (Kurzbeschreibung)
  
  

Partner und Forschungsprojekte

Unsere Doktoranten arbeiten im Graduiertenkolleg der Internationalen Cottbuser Graduiertenschule DEDIS-Nano mit.

Bücher

Wir möchten auf das Buch "New Methods of Concurrent Checking" von M. Gössel, V. Ocheretny, E. Sogomonyan und D. Marienfeld aufmerksam machen. ISBN: 978-1-4020-8419-5